ハードウェア
(CQ社，インタフェース誌7月号に書いた特集の抜粋です．)
ブロックダイヤグラム
図に簡易ML-Iのブロック図を示します．簡易ML-Iはリンクチップとして，TI社のTSB12LV31を，PHYチップとしてTSB21LV03を搭載しています．TSB21LV03(PHY)は，3個の1394ケーブルポートを装備しており，100/200MHzの1394シリアルデータバスに接続が可能です．内部に16ビットバスを持っており，この内部バスに，外部CPUとのインタフェースを行う，外部CPUインタフェース部，DMAコントローラ，Isochronousデータをバッファリングする双方向FIFO,32KWORD SRAMが接続されています．
外部CPUインタフェース部は，外部CPUからの制御により，TSB12LV31(LINK)のレジスタ制御や，FIFO，SRAMへのアクセス，DMA制御を行います．外部CPUインタフェース部と，DMAコントローラ部は1個のFPGA(FPGA1)に実装されています．FPGAは，ALTERA社のEPF10K30A-208(以後FPGA1)を採用しています．EPF10K30A-208は，VCC(デバイス用電源)と，VCCIO(IOPIN用電源)の2つの電源系を持っています．ショートピンで，VCCIO入力を+5Vと+3.3Vの電圧に切り換えることができます．ターゲットCPUの電圧レベルに応じ，インタフェース電圧を選択できます．外部CPUインタフェース部は，外部CPUのインタフェース条件と，内部バスインタフェース条件の変換を行います．外部CPUインタフェース部は，ISAのカードエッジコネクタと，PC104コネクタ，CQ出版社のPowerPC403のバスインタフェース接続用コネクタに接続されています．外部CPUインタフェース部は，標準としてISA/PC104インタフェースをサポートしています．CQ出版社のPowerPC403ボードや，その他のCPUボードを接続する場合は，FPGA1のコンフィグレーションROMを交換することにより自在にインタフェースすることが可能になります．
DMAコントローラ部は，外部CPUの制御により，双方向FIFOとSRAM間でIsochronousデータの転送を行います．
FPGA2は，BYTE-WORD変換部とユーザーファンクションを実装します．BYTE_WORD変換部はTSB12LV31(LINK)のIsochronous用ポートと，16ビット幅FIFOの間に配置され，IsochronousデータのBYTE/WORD変換と，TSB12LV31(LINK)からの制御により，FIFOへの書き込み読出制御を行います．また，基板上部に実装されている，240ピンのコネクタを通して，Isochronousデータなどを外部とインタフェースすることが可能です．ALTERA社のFPGA，EPF10K30A-240,EPF10K50V-240若しくはEPF10K100A-240が実装可能です．
FIFO部はCPUバスと，BYTE-WORD変換ブロックの間に配置され，Isochronousデータを双方向にバッファリングします．
SRAM部は，送受信したいIsochronousデータなどのバッファとして使用できます．標準のISA/PC104インタフェースでは，86系CPUを想定しており，メモリサイズ，アサインアドレスの変更や，メモリ空間，IO空間へのアサイン切り換えが可能です．
回路構成
簡易ML-IはMPUとのインタフェースとして，ISA/PC104とCQ出版社のPowerPC403とのインタフェースを持ちます．これらの信号線は，マルチに接続されています．FPGA1はVCCIOの電圧を選択することにより，インタフェースを+5V系と+3.3V系のどちらの電圧でも接続が可能です．
PC104インタフェースは，A32,B32,C0,D0,C19,D19番ピンが追加され，GNDとKEY(C19)にアサインされている以外は，ISAインタフェースと同一のピン配列を持ちます．
簡易ML-Iを紹介すると，「どうしてPCIではなくてISAなのですか．」と質問されます．これはISAインタフェースは8.3MHzといる動作上限制限があるものの，IO空間や，メモリ空間が複雑な制御もなく開放されるため，容易にレジスタを制御ができるためです．また，General Purpose用であるTSB12LV31の用途としては，PCIバスに信号をインタフェースすることではなく(PCIバスへ接続するのであれば，PCIブリッジを含んだLINKチップが用意されている)，Isochronous信号をそれぞれの目的に応じたアプリケーションにインタフェースすることにあります．
簡易ML-IではFPGA2を介して外部とインタフェースできる240ピンコネクタを装備しています．高速処理が必要な，Isochronousデータは，FPGA2をプログラミングすることにより，ISAバスではインタフェースできない，様々な要求に対応が可能になります．
PC104インタフェース部のコネクタ部や，PowerPC403インタフェース用のコネクタに，ターゲットとなるCPUボードが，物理的に接続さえできれば，FPGA1の再設計によりターゲットCPUによる制御が可能になることを意味します．
回路図の一部
HDLの一部
